TECH TRENDS

박성현 리벨리온 CEO “NPU로 美 AI 본토 공략” (2025년 12월 16일, 전자신문, 박진형 기자) 원문보기:  https://www.etnews.com/20251216000319 [핵심 요약] [1] 미국·사우디·일본 5년 내 해외 성과 집중 리벨리온 박성현 대표 5년간 기초체력 쌓아 해외 시장 공략, 내년 2세대 NPU '리벨'로 미국 AI 데이터센터 시장 진출 선언.​ [2] 대형 고객 PoC 진행 내년 상반기 결과 기대 현재 대형 고객사와 리벨 기술검증(PoC) 진행 중, 내년 상반기 결과 도출 후 본격 사업화 추진 계획.​ [3] 미국법인 설립 삼바노바 CCO 영입 영업 강화 지난달 미국법인 설립과 삼바노바 마샬 초이 CCO 영입으로 현지 영업 인력 보강, CSP 중심 시장 공략 가속화.​ [4] 추론용 AI반도체 시장 2027년 221조원 전망 추론 시장 2023년 15조→2027년 221조원 15배 성장 예상, 리벨 전력·가격

'SPHBM4' 표준 제정 임박…삼성·SK AI 메모리 새 국면 예고 (2025년 12월 15일, ZD넷 코리아, 장경윤 기자) 원문보기:  https://zdnet.co.kr/view/?no=20251215085411 [핵심 요약] [1] JEDEC SPHBM4 표준 개발 마무리 단계 JEDEC가 HBM4 동일 성능에 I/O 핀 4:1 직렬화로 4분의 1 수 줄인 SPHBM4 표준 제정 마무리 단계.​ [2] HBM4 I/O 2048→512개 대역폭 동일 유지 HBM4 2048개 I/O 핀을 512개로 줄여 설계·제조비용 절감, I/O당 전송속도 4배 직렬화 인터커넥트 핵심.​ [3] 유기 인터포저 도입으로 CoWoS-R 가속화 I/O 감소로 고가 실리콘→저가 유기 인터포저 가능, TSMC CoWoS-R 채널 길어져 HBM 배치 증가·용량 확대.​ [4] 베이스다이 재설계·상용화 불확실성 존재 SPHBM4 도입 시 베이스다이 새 구조 필요, JE

LG전자, 퀄컴 손잡고 '車 두뇌' 될 AI칩 만든다 (2025년 12월 11일, 한국경제, 김채연 기자) 원문보기:  https://www.hankyung.com/article/2025121186561 [핵심 요약] [1]   CES 2026서 AI 캐빈 플랫폼 첫 공개 LG전자 퀄컴 공동 개발 생성형 AI 기반 차량용 HPC 장치 CES 2026(1월 6~9일 라스베이거스) 완성차 고객사 최초 선보임, 차량 두뇌 역할 인포테인먼트 시스템 적용.​ [2]   카메라 분석 합류차량·운전자 시선 가이드 차량 내외부 카메라 주변 환경·탑승자 상태 AI 분석, 합류 구간 차량 인지·운전자 시선 분석 후 '합류 구간 차 진입 중' 음성·디스플레이 안내 제공.​ [3]   겨울밤 노래 추천 등 상황맞춤 서비스 눈길 주행 중 음악 청취 시 '겨울밤 어울리는 노래 추천' 메시지 전달 등 환경·상황 맞춤 가이드 기능 탑재.​ [4]   퀄컴 스냅드래곤 콕핏 엘리

전력 90% 덜 쓰고 첨단 반도체 만든다 (2025년 12월 10일, 서울경제, 송주희 기자) 원문보기:  https://www.sedaily.com/NewsView/2H1OD1D5EW [핵심 요약] [1]   DNP, 캐논 나노임프린트 1.4나노 템플릿 개발 대일본인쇄(DNP) 캐논 나노임프린트 장비 탑재 1.4나노급 미세 회로 원판(템플릿) 개발 성공, 2027년 상용화 목표.​ [2]   EUV 대비 소비전력 10분의 1·비용 절감 ASML EUV 노광장비(대당 2800억원·고전력) 대신 도장찍기 방식 나노임프린트 적용, 삼성전자·TSMC 1.4나노 양산 관심.​ [3]   템플릿-웨이퍼 직접접촉 결함·속도 과제 불순물 결함 발생 쉬운 템플릿 직접 접촉 방식, 처리 속도 향상 기술 개발 필요성 대두.​ [4]   공장 신설 시 경제성·실용성 입증 필수 기존 EUV 전제 공장 설계 속 나노임프린트 채택 위해 신규 공장 경제성·실용성 검증 요구.

반도체 선단공정에 EDA 중요성 커져…호환성 강화 나선 삼성 (2025년 12월 9일, 이데일리, 박원주 기자) 원문보기:  https://www.edaily.co.kr/News/Read?newsId=04483766642396880&mediaCodeNo=257&OutLnkChk=Y [핵심 요약] [1]   선단공정 수율 확보 위해 EDA 호환성 강화 삼성전자 선단 공정 안정적 수율 확보 위해 반도체 설계자동화(EDA) 호환성 강화 자체 SW 개발 가속화, AI 반도체 수요 증가 속 설계 검증 중요성 증대.​ [2]   EDA, 칩 제작 전 회로 시뮬레이션 핵심 EDA 반도체 집적회로 디자인·검증 SW로 칩 제작 전 회로 시뮬레이션 통해 성능 예측, 초미세 공정 GAA 구조·트랜지스터 수백억개 적용 시 필수 기술.​ [3]   EDA 툴 비용 증가 자체 SW 개발 전략 5나노 미만 공정 맞춤형 EDA 비용 최대 25만달러, 시놉시스·케이던스 등 글로